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    A method for phase noise extraction from data communication
    Ecker, Allan ; Soma, Mani
    In: 2014 IEEE 32nd VLSI Test Symposium (VTS), 2014-04-01, S. 1-6
    Online Konferenz
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    Fault simulation with test switching for static test compaction
    Pomeranz, Irith
    In: 2014 IEEE 32nd VLSI Test Symposium (VTS), 2014-04-01, S. 1-6
    Online Konferenz
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    Wie komme ich dran?
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    Efficient Monte Carlo-based analog parametric fault modelling
    Stratigopoulos, Haralampos G. ; Sunter, Stephen
    In: 2014 IEEE 32nd VLSI Test Symposium (VTS), 2014-04-01, S. 1-6
    Online Konferenz
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    Wie komme ich dran?
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    Fast evaluation of test vector sets using a simulation-based statistical metric
    Mirkhani, Shahrzad ; Abraham, Jacob A.
    In: 2014 IEEE 32nd VLSI Test Symposium (VTS), 2014-04-01, S. 1-6
    Online Konferenz
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    Wie komme ich dran?
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    Fault modeling and test algorithm creation strategy for FinFET-based memories
    Harutyunyan, G. ; Tshagharyan, G. ; et al.
    In: 2014 IEEE 32nd VLSI Test Symposium (VTS), 2014-04-01, S. 1-6
    Online Konferenz
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    Improving CMOS open defect coverage using hazard activated tests
    Han, Chao ; Singh, Adit D.
    In: 2014 IEEE 32nd VLSI Test Symposium (VTS), 2014-04-01, S. 1-6
    Online Konferenz
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    Testing methods for a write-assist disturbance-free dual-port SRAM
    Yang, Hao-Yu ; Lin, Chen-Wei ; et al.
    In: 2014 IEEE 32nd VLSI Test Symposium (VTS), 2014-04-01, S. 1-6
    Online Konferenz
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    Accurate and efficient method of jitter and noise separation and its application to ADC testing
    Xu, Li ; Chen, Degang
    In: 2014 IEEE 32nd VLSI Test Symposium (VTS), 2014-04-01, S. 1-5
    Online Konferenz
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    Volltext
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    Built-in self test methodology for diagnosis of backend wearout mechanisms in SRAM cells
    Kim, Woongrae ; Milor, Linda
    In: 2014 IEEE 32nd VLSI Test Symposium (VTS), 2014-04-01, S. 1-6
    Online Konferenz
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    A built-in self-test technique for load inductance and lossless current sensing of DC-DC converters
    Liu, Tao ; Fu, Chao ; et al.
    In: 2014 IEEE 32nd VLSI Test Symposium (VTS), 2014-04-01, S. 1-6
    Online Konferenz
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  11. Detailansicht für Treffer 11 öffnen
    Accelerated online error detection in many-core microprocessor architectures
    Kaliorakis, Manolis ; Psarakis, Mihalis ; et al.
    In: 2014 IEEE 32nd VLSI Test Symposium (VTS), 2014-04-01, S. 1-6
    Online Konferenz
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  12. Detailansicht für Treffer 12 öffnen
    Test generation and design-for-testability for flow-based mVLSI microfluidic biochips
    Hu, Kai ; Ho, Tsung-Yi ; et al.
    In: 2014 IEEE 32nd VLSI Test Symposium (VTS), 2014-04-01, S. 1-6
    Online Konferenz
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  13. Detailansicht für Treffer 13 öffnen
    Structural Software-Based Self-Test of Network-on-Chip
    Dalirsani, Atefe ; Imhof, Michael E. ; et al.
    In: 2014 IEEE 32nd VLSI Test Symposium (VTS), 2014-04-01, S. 1-6
    Online Konferenz
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  14. Detailansicht für Treffer 14 öffnen
    Alternative “safe” test of hysteretic power converters
    Wang, X. ; Blanchard, K. ; et al.
    In: 2014 IEEE 32nd VLSI Test Symposium (VTS), 2014-04-01, S. 1-6
    Online Konferenz
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  15. Detailansicht für Treffer 15 öffnen
    Accelerating capture of infrequent errors on ATE for silicon TV tuners
    Fan, Y. ; Verma, A. ; et al.
    In: 2014 IEEE 32nd VLSI Test Symposium (VTS), 2014-04-01, S. 1-6
    Online Konferenz
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  16. Detailansicht für Treffer 16 öffnen
    Self-heating thermal-aware testing of FPGAs
    Amouri, Abdulazim ; Hepp, Jochen ; et al.
    In: 2014 IEEE 32nd VLSI Test Symposium (VTS), 2014-04-01, S. 1-6
    Online Konferenz
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  17. Detailansicht für Treffer 17 öffnen
    Quality versus cost analysis for 3D Stacked ICs
    Taouil, Mottaqiallah ; Hamdioui, Said ; et al.
    In: 2014 IEEE 32nd VLSI Test Symposium (VTS), 2014-04-01, S. 1-6
    Online Konferenz
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  18. Detailansicht für Treffer 18 öffnen
    SMV methodology enhancements for high speed I/O links of SoCs
    Viveros-Wacher, Andres ; Alejos, Ricardo ; et al.
    In: 2014 IEEE 32nd VLSI Test Symposium (VTS), 2014-04-01, S. 1-5
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  19. Detailansicht für Treffer 19 öffnen
    At-speed interconnect testing and test-path optimization for 2.5D ICs
    Wang, Ran ; Chakrabarty, Krishnendu ; et al.
    In: 2014 IEEE 32nd VLSI Test Symposium (VTS), 2014-04-01, S. 1-6
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    Modeling location based wafer die yield variation in estimating 3D stacked IC yield from wafer to wafer stacking
    Singh, Eshan
    In: 2014 IEEE 32nd VLSI Test Symposium (VTS), 2014-04-01, S. 1-6
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