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    Nanowire & Nanosheet Fets for Advanced Ultra-Scaled, High-Density Logic and Memory Applications
    Veloso, A. ; Matagne, P. ; et al.
    In: 2020 China Semiconductor Technology International Conference (CSTIC), 2020-06-26, S. 1-4
    Online Konferenz
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    Optimization of embedded SiGe process to enhance PFET performance on 28nm low power platform
    Liu, Wei ; Lei, Haibo ; et al.
    In: 2020 China Semiconductor Technology International Conference (CSTIC), 2020-06-26, S. 1-5
    Online Konferenz
    Zugriff:
    Volltext
    Wie komme ich dran?
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    Study of Ultra-High Voltage BCD Process with Gate Oxide Thinning
    Liu, Donghua ; Duan, Wenting ; et al.
    In: 2020 China Semiconductor Technology International Conference (CSTIC), 2020-06-26, S. 1-4
    Online Konferenz
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    Wie komme ich dran?
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    Optical Scatterometry Modeling of 5 nm Logic Metal Gate Structures
    Wang, Qi ; Yang, Aihua ; et al.
    In: 2020 China Semiconductor Technology International Conference (CSTIC), 2020-06-26, S. 1-4
    Online Konferenz
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    Fabrication and Characterization of A Novel Fully Self-Aligned Split-Gate Sonos Memory Device
    Xu, Zhaozhao ; Hu, Jun ; et al.
    In: 2020 China Semiconductor Technology International Conference (CSTIC), 2020-06-26, S. 1-4
    Online Konferenz
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    A Novel Gate Architecture Design in STI Based LDMOS
    Fang, Ziquan ; Xu, Zhaozhao ; et al.
    In: 2020 China Semiconductor Technology International Conference (CSTIC), 2020-06-26, S. 1-3
    Online Konferenz
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    A New Integration flow Study of ONO film Uniformity and Silicon recess improvement for 2T-SONOS Flash
    Dong, Liqun ; Liu, Zhenghong ; et al.
    In: 2020 China Semiconductor Technology International Conference (CSTIC), 2020-06-26, S. 1-3
    Online Konferenz
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    Study of GIDL Improvement for 2T-SONOS Flash
    Liu, Zhenghong ; Dong, Liqun ; et al.
    In: 2020 China Semiconductor Technology International Conference (CSTIC), 2020-06-26, S. 1-3
    Online Konferenz
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    Improved Standby Leakage of Huge Volume SRAM by Thin SIN Film of STI Liner
    Ren, Xiaobing ; Xiong, Wei ; et al.
    In: 2020 China Semiconductor Technology International Conference (CSTIC), 2020-06-26, S. 1-3
    Online Konferenz
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    Design of a Novel One Transistor-Dram Based on Bulk Silicon Substrate
    Xiao, K. ; Liu, J. ; et al.
    In: 2020 China Semiconductor Technology International Conference (CSTIC), 2020-06-26, S. 1-3
    Online Konferenz
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  11. Detailansicht für Treffer 11 öffnen
    A Physical Current Model for Multi-Finger Gate Tunneling FET with Schottky Junction
    Li, Yimei ; Luo, Jin ; et al.
    In: 2020 China Semiconductor Technology International Conference (CSTIC), 2020-06-26, S. 1-3
    Online Konferenz
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  12. Detailansicht für Treffer 12 öffnen
    Analysis of ESD Effect and Ionizing Radiation Particles in Gate Oxide
    Chen, C. Z. ; Hu, David Y. ; et al.
    In: 2020 China Semiconductor Technology International Conference (CSTIC), 2020-06-26, S. 1-3
    Online Konferenz
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  13. Detailansicht für Treffer 13 öffnen
    Optimized Work Function Metal Layer Damage Effect in Metal Gate BARC Etch Process by ICP Etch System
    Qian, Kai ; Liu, Shaoxiong ; et al.
    In: 2020 China Semiconductor Technology International Conference (CSTIC), 2020-06-26, S. 1-3
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  14. Detailansicht für Treffer 14 öffnen
    Gate Tunable Memtransistor based on Monolayer Molybdenum Disulfide
    Yan, Meng ; Wang, Fang ; et al.
    In: 2020 China Semiconductor Technology International Conference (CSTIC), 2020-06-26, S. 1-3
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  15. Detailansicht für Treffer 15 öffnen
    High-K Metal Gate Al-CMP Within Die Uniformity and Selectivity Study
    Li, Ziheng ; Wan, Baicen ; et al.
    In: 2020 China Semiconductor Technology International Conference (CSTIC), 2020-06-26, S. 1-3
    Online Konferenz
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  16. Detailansicht für Treffer 16 öffnen
    Rectangular suspended single crystal Si nanowire with (001) planes and direction developed via TMAH wet chemical etching
    Sun, Shuang ; Zhang, Baotong ; et al.
    In: 2020 China Semiconductor Technology International Conference (CSTIC), 2020-06-26, S. 1-3
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  17. Detailansicht für Treffer 17 öffnen
    Improvement Research of Round Convex Residue in Dual Gate Layer
    Hang, Mingguang ; Jia, Lili ; et al.
    In: 2020 China Semiconductor Technology International Conference (CSTIC), 2020-06-26, S. 1-3
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  18. Detailansicht für Treffer 18 öffnen
    Reliability Improvement by 0.153UM CMOS Using HDP-CVD at STI Edge Sin Liner
    Zhang, Wei ; Yang ; et al.
    In: 2020 China Semiconductor Technology International Conference (CSTIC), 2020-06-26, S. 1-3
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  19. Detailansicht für Treffer 19 öffnen
    Impacts of RTP Pyrometer Offsets on Wafer Overlay Residue
    Lv, Jian ; Wang, Qing ; et al.
    In: 2020 China Semiconductor Technology International Conference (CSTIC), 2020-06-26, S. 1-3
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  20. Detailansicht für Treffer 20 öffnen
    A New Structure of ILD Gap Filling Improvement for Floating-Gate Memory
    Liu, Zhenghong ; Li, Yan ; et al.
    In: 2020 China Semiconductor Technology International Conference (CSTIC), 2020-06-26, S. 1-3
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