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    An End-to-End In-Memory Computing System Based on a 40-nm eFlash-Based IMC SoC: Circuits, Toolchains, and Systems Co-Design Framework
    Bai, T. ; Mao, W. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 43 (2024-06-01), Heft 6, S. 1729-1740
    Online academicJournal
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    Fanout-Bounded Logic Synthesis for Emerging Technologies
    Marakkalage, D.S. ; De Micheli, G.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 43 (2024-05-01), Heft 5, S. 1415-1428
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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    Swarm Intelligence-Based Task Scheduling for Enhancing Security for IoT Devices
    Zhou, J. ; Shen, Y. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 42 (2023-06-01), Heft 6, S. 1756-1769
    Online academicJournal
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    Volltext
    Wie komme ich dran?
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    NEAT: Nonlinearity Aware Training for Accurate, Energy-Efficient, and Robust Implementation of Neural Networks on 1T-1R Crossbars
    Bhattacharjee, A. ; Bhatnagar, L. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 41 (2022-08-01), Heft 8, S. 2625-2637
    Online academicJournal
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    Wie komme ich dran?
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    Deceptive Logic Locking for Hardware Integrity Protection Against Machine Learning Attacks
    Sisejkovic, D. ; Merchant, F. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 41 (2022-06-01), Heft 6, S. 1716-1729
    Online academicJournal
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    Efficient Formal Verification of Galois-Field Arithmetic Circuits Using ZDD Representation of Boolean Polynomials
    Ito, A. ; Ueno, R. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 41 (2022-03-01), Heft 3, S. 794-798
    Online academicJournal
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    Splitter-Aware Multiterminal Routing With Length-Matching Constraint for RSFQ Circuits
    Kou, M. ; Cheng, P. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 40 (2021-11-01), Heft 11, S. 2251-2264
    Online academicJournal
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    A VHDL-Based Modeling Approach for Rapid Functional Simulation and Verification of Adiabatic Circuits
    Maheshwari, S. ; Bartlett, V.A. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 40 (2021-08-01), Heft 8, S. 1721-1725
    Online academicJournal
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    Autonomous Application of Netlist Transformations Inside Lagrangian Relaxation-Based Optimization
    Stefanidis, A. ; Mangiras, D. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 40 (2021-08-01), Heft 8, S. 1672-1686
    Online academicJournal
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  10. Detailansicht für Treffer 10 öffnen
    SIMPLER MAGIC: Synthesis and Mapping of In-Memory Logic Executed in a Single Row to Improve Throughput
    Ben-Hur, R. ; Ronen, R. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 39 (2020-10-01), Heft 10, S. 2434-2447
    Online academicJournal
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  11. Detailansicht für Treffer 11 öffnen
    Area-Optimal Transistor Folding for 1-D Gridded Cell Design
    Cortadella, J.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 32 (2013-11-01), Heft 11, S. 1708-1721
    Online academicJournal
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  12. Detailansicht für Treffer 12 öffnen
    ECO Optimization Using Metal-Configurable Gate-Array Spare Cells
    Chang, H. Y. ; Jiang, I. H. R. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 32 (2013-11-01), Heft 11, S. 1722-1733
    Online academicJournal
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  13. Detailansicht für Treffer 13 öffnen
    On the Generation of Waveform-Accurate Hazard and Charge-Sharing Aware Tests for Transistor Stuck-Off Faults in CMOS Logic Circuits
    Burchard, J. ; Erb, D. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 37 (2018-10-01), Heft 10, S. 2152-2152
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  14. Detailansicht für Treffer 14 öffnen
    Leakage and Aging Optimization Using Transmission Gate-Based Technique
    Lin, I. C. ; Lin, C. H. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 32 (2013), Heft 1, S. 87-99
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    TRECO: Dynamic Technology Remapping for Timing Engineering Change Orders
    Ho, K. H. ; Jiang, J.-H. R. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 31 (2012-11-01), Heft 11, S. 1723-1733
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  16. Detailansicht für Treffer 16 öffnen
    A Metric for Identifying Detectable Path Delay Faults
    Pomeranz, I.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 31 (2012-11-01), Heft 11, S. 1734-1742
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  17. Detailansicht für Treffer 17 öffnen
    A Fast and Accurate Process Variation-Aware Modeling Technique for Resistive Bridge Defects
    Zhong, S. ; Khursheed, S. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 30 (2011-11-01), Heft 11, S. 1719-1730
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    A Parallel Test Pattern Generation Algorithm to Meet Multiple Quality Objectives
    Liao, K. Y. ; Chang, C. Y. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 30 (2011-11-01), Heft 11, S. 1767-1772
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  19. Detailansicht für Treffer 19 öffnen
    Decomposition-Based Vectorless Toggle Rate Computation for FPGA Circuits
    Czajkowski, T. S. ; Brown, S. D.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 29 (2010-11-01), Heft 11, S. 1723-1735
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    Technology Mapping and Clustering for FPGA Architectures With Dual Supply Voltages
    Chen, D. ; Cong, J. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 29 (2010-11-01), Heft 11, S. 1709-1722
    Online academicJournal
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