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    A Real-Time 17-Scale Object Detection Accelerator With Adaptive 2000-Stage Classification in 65 nm CMOS
    Kim, M. ; Mohanty, A. ; et al.
    In: IEEE Transactions on Circuits and Systems I: Regular Papers, Jg. 66 (2019-10-01), Heft 10, S. 3843-3853
    Online academicJournal
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    Volltext
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    Girth Analysis of Tanner’s (3, 17)-Regular QC-LDPC Codes Based on Euclidean Division Algorithm
    Xu, H. ; Duan, Y. ; et al.
    In: IEEE Access, Jg. 7 (2019), S. 94917-94930
    Online academicJournal
    Zugriff:
    Full Text Finder (Volltext)
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    A Real-Time, 1.89-GHz Bandwidth, 175-kHz Resolution Sparse Spectral Analysis RISC-V SoC in 16-nm FinFET
    Wang, A. ; Bae, W. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 54 (2019-07-01), Heft 7, S. 1993-2008
    Online academicJournal
    Zugriff:
    Volltext
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  4. Detailansicht für Treffer 4 öffnen
    A 2.74-pJ/bit, 17.7-Gb/s Iterative Concatenated-BCH Decoder in 65-nm CMOS for NAND Flash Memory
    Lee, Y. ; Yoo, H. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 48 (2013-10-01), Heft 10, S. 2531-2540
    Online academicJournal
    Zugriff:
    Volltext
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    A 17-mW 0.66-mm/sup 2/ direct-conversion receiver for 1-Mb/s cable replacement
    Verma, S. ; Xu, Junfeng ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 40 (2005-12-01), Heft 12, S. 2547-2554
    Online academicJournal
    Zugriff:
    Volltext
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  6. Detailansicht für Treffer 6 öffnen
    A 520k (18900, 17010) Array Dispersion LDPC Decoder Architectures for NAND Flash Memory
    Ho, K. ; Chen, C. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-04-01), Heft 4, S. 1293-1293
    Online academicJournal
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    Volltext
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  7. Detailansicht für Treffer 7 öffnen
    A 177 Mb/s VLSI implementation of the International Data Encryption Algorithm
    Zimmermann, R. ; Curiger, A. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 29 (1994-03-01), Heft 3, S. 303-307
    Online academicJournal
    Zugriff:
    Volltext
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  8. Detailansicht für Treffer 8 öffnen
    A 170-MHz CMOS pixel processor for windowing graphics
    Schnaitter, W.N. ; Urmston, S.L. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 27 (1992-03-01), Heft 3, S. 406-416
    Online academicJournal
    Zugriff:
    Volltext
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  9. Detailansicht für Treffer 9 öffnen
    CPSAA: Accelerating Sparse Attention Using Crossbar-Based Processing-In-Memory Architecture
    Li, H. ; Jin, H. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 43 (2024-06-01), Heft 6, S. 1741-1754
    Online academicJournal
    Zugriff:
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  10. Detailansicht für Treffer 10 öffnen
    Efficient Hardware Realization of SC Polar Decoders Using Compound Pipelined Processing Units and Auxiliary Registers
    Ali, Y. ; Xia, Y. ; et al.
    In: IEEE Access, Jg. 12 (2024), S. 23808-23826
    Online academicJournal
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    Full Text Finder (Volltext)
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  11. Detailansicht für Treffer 11 öffnen
    TinyVers: A Tiny Versatile System-on-Chip With State-Retentive eMRAM for ML Inference at the Extreme Edge
    Jain, V. ; Giraldo, S. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 58 (2023-08-01), Heft 8, S. 2360-2371
    Online academicJournal
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  12. Detailansicht für Treffer 12 öffnen
    Hybrid Precoding Baseband Processor for 64 × 64 Millimeter Wave MIMO Systems
    Kao, C. ; Chen, C. ; et al.
    In: IEEE Transactions on Circuits and Systems I: Regular Papers, Jg. 69 (2022-04-01), Heft 4, S. 1765-1773
    Online academicJournal
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  13. Detailansicht für Treffer 13 öffnen
    Instiller: Toward Efficient and Realistic RTL Fuzzing
    Zhang, G. ; Wang, P. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 43 (2024-07-01), Heft 7, S. 2177-2190
    Online academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    An Energy-Efficient In-Memory Accelerator for Graph Construction and Updating
    Chen, M. ; Liu, C. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 43 (2024-06-01), Heft 6, S. 1781-1793
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  15. Detailansicht für Treffer 15 öffnen
    Revisiting Black-Hat HLS: A Lightweight Countermeasure to HLS-Aided Trojan Attack
    Rathor, M. ; Sengupta, A.
    In: IEEE Embedded Systems Letters, Jg. 16 (2024-06-01), Heft 2, S. 170-173
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  16. Detailansicht für Treffer 16 öffnen
    EvoLP: Self-Evolving Latency Predictor for Model Compression in Real-Time Edge Systems
    Huai, S. ; Kong, H. ; et al.
    In: IEEE Embedded Systems Letters, Jg. 16 (2024-06-01), Heft 2, S. 174-177
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  17. Detailansicht für Treffer 17 öffnen
    Pipelining of a Mobile SoC and an External NPU for Accelerating CNN Inference
    Kwon, J. ; Lee, J. ; et al.
    In: IEEE Embedded Systems Letters, Jg. 16 (2024-06-01), Heft 2, S. 150-153
    Online academicJournal
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  18. Detailansicht für Treffer 18 öffnen
    Layer-Sensitive Neural Processing Architecture for Error-Tolerant Applications
    Li, Z. ; Wang, Q. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 32 (2024-05-01), Heft 5, S. 797-809
    Online academicJournal
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  19. Detailansicht für Treffer 19 öffnen
    An FPGA-Based On-the-Fly Reconfigurable Low-Power SHEPWM Inverter With a Compact SiP Implementation
    Aimaier, N. ; Blaquiere, Y. ; et al.
    In: IEEE Transactions on Power Electronics, Jg. 39 (2024-05-01), Heft 5, S. 5942-5953
    Online academicJournal
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  20. Detailansicht für Treffer 20 öffnen
    SMUL-FFT: A Streaming Multiplierless Fast Fourier Transform
    Mirfarshbafan, S.H. ; Taner, S. ; et al.
    In: IEEE Transactions on Circuits and Systems II: Express Briefs, Jg. 68 (2021-05-01), Heft 5, S. 1715-1719
    Online academicJournal
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