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    An Efficient Digital VLSI Implementation of Gaussian Mixture Models-Based Classifier
    Shi, Minghua ; Bermak, A.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 14 (2006-09-01), Heft 9, S. 962-974
    Online academicJournal
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    An Asynchronous Low-Power High-Performance Sequential Decoder Implemented With QDI Templates
    Ozdag, R. O. ; Beerel, P. A.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 14 (2006-09-01), Heft 9, S. 975-985
    Online academicJournal
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    Volltext
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    Efficient Hardware Architecture of $\eta_{T}$ Pairing Accelerator Over Characteristic Three
    Chung, S. ; Wu, J. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 23 (2015), Heft 1, S. 88-88
    Online academicJournal
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    Stream Processing Dual-Track CGRA for Object Inference
    Fan, X. ; Wu, D. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 26 (2018-06-01), Heft 6, S. 1098-1111
    Online academicJournal
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    The Implementation of the Improved OMP for AIC Reconstruction Based on Parallel Index Selection
    Liu, S. ; Lyu, N. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 26 (2018-02-01), Heft 2, S. 319-328
    Online academicJournal
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    Hardware Architecture Based on Parallel Tiled QRD Algorithm for Future MIMO Systems
    Liu, C. ; Tang, C. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017-05-01), Heft 5, S. 1714-1724
    Online academicJournal
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    Probability-Driven Multibit Flip-Flop Integration With Clock Gating
    Gluzer, D. ; Wimer, S.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017-03-01), Heft 3, S. 1173-1177
    Online academicJournal
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    Novel Architecture for Efficient FPGA Implementation of Elliptic Curve Cryptographic Processor Over ${\rm GF}(2^{163})$
    Mahdizadeh, H. ; Masoumi, M.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 21 (2013-12-01), Heft 12, S. 2330-2333
    Online academicJournal
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    Enhancing the Efficiency of Energy-Constrained DVFS Designs
    Kahng, A. B. ; Kang, S. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 21 (2013-10-01), Heft 10, S. 1769-1782
    Online academicJournal
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  10. Detailansicht für Treffer 10 öffnen
    Testing Methodology of Embedded DRAMs
    Yang, H. Y. ; Chang, C. M. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 20 (2012-09-01), Heft 9, S. 1715-1728
    Online academicJournal
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  11. Detailansicht für Treffer 11 öffnen
    Time-Efficient Single Constant Multiplication Based on Overlapping Digit Patterns
    Thong, J. ; Nicolici, N.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-09-01), Heft 9, S. 1353-1357
    Online academicJournal
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  12. Detailansicht für Treffer 12 öffnen
    Maze Routing Steiner Trees With Delay Versus Wire Length Tradeoff
    Hentschke, R. ; Narasimhan, J. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-08-01), Heft 8, S. 1073-1086
    Online academicJournal
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  13. Detailansicht für Treffer 13 öffnen
    Flexible Hardware Processor for Elliptic Curve Cryptography Over NIST Prime Fields
    Ananyi, K. ; Alrimeih, H. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-08-01), Heft 8, S. 1099-1112
    Online academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    Design of the Switching Controller for the High-Capacity Non-Blocking Internet Router
    Petrovic, M. ; Smiljanic, A. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-08-01), Heft 8, S. 1157-1161
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  15. Detailansicht für Treffer 15 öffnen
    A Fully Pipelined Architecture for the LOCO-I Compression Algorithm
    Merlino, P. ; Abramo, A.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-07-01), Heft 7, S. 967-971
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  16. Detailansicht für Treffer 16 öffnen
    Systolic and Non-Systolic Scalable Modular Designs of Finite Field Multipliers for Reed–Solomon Codec
    Meher, P. K.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-06-01), Heft 6, S. 747-757
    Online academicJournal
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  17. Detailansicht für Treffer 17 öffnen
    SEChecker: A Sequential Equivalence Checking Framework Based on ${K}$th Invariants
    Lu, F. ; Cheng, K. T.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-06-01), Heft 6, S. 733-746
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  18. Detailansicht für Treffer 18 öffnen
    Design of Network-on-Chip Architectures With a Genetic Algorithm-Based Technique
    Leary, G. ; Srinivasan, K. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-05-01), Heft 5, S. 674-687
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  19. Detailansicht für Treffer 19 öffnen
    Probabilistic delay budget assignment for synthesis of soft real-time applications
    Ghiasi, S. ; Huang, Po-Kuan ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 14 (2006-08-01), Heft 8, S. 843-853
    Online academicJournal
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  20. Detailansicht für Treffer 20 öffnen
    A bitstream reconfigurable FPGA implementation of the WSAT algorithm
    Leong, P.H.W. ; Sham, C.W. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 9 (2001-02-01), Heft 1, S. 197-201
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