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    AxPPA: Approximate Parallel Prefix Adders
    Rosa, M.M.A.d. ; Paim, G. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 31 (2023), Heft 1, S. 17-28
    Online academicJournal
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    CapCAM: A Multilevel Capacitive Content Addressable Memory for High-Accuracy and High-Scalability Search and Compute Applications
    Ma, X. ; Zhong, H. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 30 (2022-11-01), Heft 11, S. 1770-1782
    Online academicJournal
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    Design and Implementation of a Secure RISC-V Microprocessor
    Stangherlin, K. ; Sachdev, M.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 30 (2022-11-01), Heft 11, S. 1705-1715
    Online academicJournal
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    Volltext
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    A 0.5-V Multiple-Input Bulk-Driven OTA in 0.18-μm CMOS
    Khateb, F. ; Kulej, T. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 30 (2022-11-01), Heft 11, S. 1739-1747
    Online academicJournal
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    A 12-Bit Current-Steering DAC With Unary- Splitting -Binary Segmented Architecture and Improved Decoding Circuit Topology
    Tong, X. ; Liu, D. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 30 (2022-10-01), Heft 10, S. 1391-1400
    Online academicJournal
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    A 68-GHz Loss Compensated Distributed Amplifier Using Frequency Interleaved Technique in 65-nm CMOS Technology
    Wu, Y. ; Kao, Y. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 30 (2022), Heft 1, S. 29-39
    Online academicJournal
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    Design and Analysis of Approximate 4–2 Compressors for High-Accuracy Multipliers
    Kong, T. ; Li, S.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 29 (2021-10-01), Heft 10, S. 1771-1781
    Online academicJournal
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    Variation-Aware Delay Fault Testing for Carbon-Nanotube FET Circuits
    Banerjee, S. ; Chaudhuri, A. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 29 (2021-02-01), Heft 2, S. 409-422
    Online academicJournal
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    A Wide-Range Low-Cost All-Digital Duty-Cycle Corrector
    Chung, C. ; Sheng, D. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 23 (2015-11-01), Heft 11, S. 2487-2487
    Online academicJournal
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  10. Detailansicht für Treffer 10 öffnen
    PDP and TPD Flexible MCML and MTCML Ultralow-Power and High-Speed Structures for Wireless and Wireline Applications
    Yektaei, M. ; Ghaznavi-Ghoushchi, M.B.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 28 (2020-08-01), Heft 8, S. 1782-1795
    Online academicJournal
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  11. Detailansicht für Treffer 11 öffnen
    PUF-Based Secure Chaotic Random Number Generator Design Methodology
    Kalanadhabhatta, S. ; Kumar, D. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 28 (2020-07-01), Heft 7, S. 1740-1744
    Online academicJournal
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    POLAR: A Pipelined/Overlapped FPGA-Based LSTM Accelerator
    Bank-Tavakoli, E. ; Ghasemzadeh, S.A. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 28 (2020-03-01), Heft 3, S. 838-842
    Online academicJournal
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    A 13.4-MHz Relaxation Oscillator With Temperature Compensation
    Chang, Y. ; Liu, S.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 27 (2019-07-01), Heft 7, S. 1725-1729
    Online academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    Logical Effort Framework for CNFET-Based VLSI Circuits for Delay and Area Optimization
    Ali, M. ; Abrar Ahmed, M. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 27 (2019-03-01), Heft 3, S. 573-586
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  15. Detailansicht für Treffer 15 öffnen
    An All-Digital Time-Domain Smart Temperature Sensor With a Cost-Efficient Curvature Correction
    Chen, C. ; Lin, Y. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 27 (2019), Heft 1, S. 29-36
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  16. Detailansicht für Treffer 16 öffnen
    A 900-MHz, 3.5-mW, 8-bit Pipelined Subranging ADC Combining Flash ADC and TDC
    Ohhata, K. ; Hayakawa, D. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 26 (2018-09-01), Heft 9, S. 1777-1787
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  17. Detailansicht für Treffer 17 öffnen
    Floating Gate Nonvolatile Memory Using Individually Cladded Monodispersed Quantum Dots
    Velampati, R.S.R. ; Hasaneen, E. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017-05-01), Heft 5, S. 1774-1781
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  18. Detailansicht für Treffer 18 öffnen
    Design of Power and Area Efficient Approximate Multipliers
    Venkatachalam, S. ; Ko, S.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017-05-01), Heft 5, S. 1782-1786
    Online academicJournal
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  19. Detailansicht für Treffer 19 öffnen
    28-nm Latch-Type Sense Amplifier Modification for Coupling Suppression
    Zhang, Y. ; Wang, Z. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017-05-01), Heft 5, S. 1767-1773
    Online academicJournal
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  20. Detailansicht für Treffer 20 öffnen
    Probability-Driven Multibit Flip-Flop Integration With Clock Gating
    Gluzer, D. ; Wimer, S.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017-03-01), Heft 3, S. 1173-1177
    Online academicJournal
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