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    Low-Phase-Noise 20-GHz Phase-Locked Loop Using Harmonic-Tuned VCO Assisting With gm-Boosting Technique
    Lee, H.S. ; Jang, T.H. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 31 (2023-10-01), Heft 10, S. 1629-1633
    Online academicJournal
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    Self-Shut-Off Pulsed Latches for Minimizing Sequencing Overhead
    Park, H. ; Jeong, H.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 30 (2022-11-01), Heft 11, S. 1728-1738
    Online academicJournal
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    A 0.5-V Multiple-Input Bulk-Driven OTA in 0.18-μm CMOS
    Khateb, F. ; Kulej, T. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 30 (2022-11-01), Heft 11, S. 1739-1747
    Online academicJournal
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    Volltext
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    POLAR: A Pipelined/Overlapped FPGA-Based LSTM Accelerator
    Bank-Tavakoli, E. ; Ghasemzadeh, S.A. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 28 (2020-03-01), Heft 3, S. 838-842
    Online academicJournal
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    A Low-Power Pipelined-SAR ADC Using Boosted Bucket-Brigade Device for Residue Charge Processing
    Zhang, H. ; Sun, J. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 26 (2018-09-01), Heft 9, S. 1763-1776
    Online academicJournal
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    Design of Power and Area Efficient Approximate Multipliers
    Venkatachalam, S. ; Ko, S.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017-05-01), Heft 5, S. 1782-1786
    Online academicJournal
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    CLAP: Clustered Look-Ahead Prefetching for Energy-Efficient DRAM System
    Lee, Y. ; Kim, S.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-05-01), Heft 5, S. 1770-1782
    Online academicJournal
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    Low Voltage and Low Power Divide-By-2/3 Counter Design Using Pass Transistor Logic Circuit Technique
    Hwang, Y. T. ; Lin, J. F.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 20 (2012-09-01), Heft 9, S. 1738-1742
    Online academicJournal
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    692-nW Advanced Encryption Standard (AES) on a 0.13-$\mu$m CMOS
    Good, T. ; Benaissa, M.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 18 (2010-12-01), Heft 12, S. 1753-1757
    Online academicJournal
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  10. Detailansicht für Treffer 10 öffnen
    DFT and Minimum Leakage Pattern Generation for Static Power Reduction During Test and Burn-In
    Kao, W. C. ; Chuang, W. S. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 18 (2010-03-01), Heft 3, S. 392-400
    Online academicJournal
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  11. Detailansicht für Treffer 11 öffnen
    Implementing Multiphase Resonant Clocking on a Finite-Impulse Response Filter
    Yu, Z. ; Liu, X.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-11-01), Heft 11, S. 1593-1601
    Online academicJournal
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  12. Detailansicht für Treffer 12 öffnen
    Low-Power Clocked-Pseudo-NMOS Flip-Flop for Level Conversion in Dual Supply Systems
    Zhao, P. ; McNeely, J. B. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-09-01), Heft 9, S. 1196-1202
    Online academicJournal
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  13. Detailansicht für Treffer 13 öffnen
    A 32-Gb/s On-Chip Bus With Driver Pre-Emphasis Signaling
    Zhang, L. ; Wilson, J. M. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-09-01), Heft 9, S. 1267-1274
    Online academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    Multiplication Acceleration Through Twin Precision
    Sjalander, M. ; Larsson-Edefors, P.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-09-01), Heft 9, S. 1233-1246
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  15. Detailansicht für Treffer 15 öffnen
    A Low Power JPEG2000 Encoder With Iterative and Fault Tolerant Error Concealment
    Makhzan, M. A. ; Khajeh, A. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-06-01), Heft 6, S. 827-837
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  16. Detailansicht für Treffer 16 öffnen
    Low Power Reconfiguration Technique for Coarse-Grained Reconfigurable Architecture
    Kim, Y. ; Mahapatra, R. N. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-05-01), Heft 5, S. 593-603
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  17. Detailansicht für Treffer 17 öffnen
    Interconnect Exploration for Energy Versus Performance Tradeoffs for Coarse Grained Reconfigurable Architectures
    Lambrechts, A. ; Raghavan, P. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009), Heft 1, S. 151-155
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  18. Detailansicht für Treffer 18 öffnen
    Fast Configurable-Cache Tuning With a Unified Second-Level Cache
    Gordon-Ross, A. ; Vahid, F. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009), Heft 1, S. 80-91
    Online academicJournal
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    High Performance, Energy Efficiency, and Scalability With GALS Chip Multiprocessors
    Yu, Z. ; Baas, B. M.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009), Heft 1, S. 66-79
    Online academicJournal
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    Ultra Low-Power Clocking Scheme Using Energy Recovery and Clock Gating
    Mahmoodi, M. ; Tirumalashetty, V. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009), Heft 1, S. 33-44
    Online academicJournal
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