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    An Efficient NVM-Based Architecture for Intermittent Computing Under Energy Constraints
    Badri, S. ; Saini, M. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 31 (2023-06-01), Heft 6, S. 725-737
    Online academicJournal
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    Gated Decap: Gate Leakage Control of On-Chip Decoupling Capacitors in Scaled Technologies
    Chen, Y. ; Li, H. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-12-01), Heft 12, S. 1749-1752
    Online academicJournal
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    Wie komme ich dran?
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    Design of a Network of Digital Sensor Macros for Extracting Power Supply Noise Profile in SoCs
    Sadi, M. ; Tehranipoor, M.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-05-01), Heft 5, S. 1702-1714
    Online academicJournal
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    Volltext
    Wie komme ich dran?
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    A Novel Peak Power Supply Noise Measurement and Adaptation System for Integrated Circuits
    Wang, X. ; Zhang, D. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-05-01), Heft 5, S. 1715-1727
    Online academicJournal
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    A Sensitivity Analysis of Power Signal Methods for Detecting Hardware Trojans Under Real Process and Environmental Conditions
    Rad, R. ; Plusquellic, J. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 18 (2010-12-01), Heft 12, S. 1735-1744
    Online academicJournal
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    Passive and Active Reduction Techniques for On-Chip High-Frequency Digital Power Supply Noise
    Bohannon, E. ; Urban, C. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 18 (2010), Heft 1, S. 157-161
    Online academicJournal
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    A 2.5-GHz Built-in Jitter Measurement System in a Serial-Link Transceiver
    Jiang, S-.Y. ; Cheng, K-.H. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-12-01), Heft 12, S. 1698-1708
    Online academicJournal
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    Energy-Efficient Dual-Edge-Triggered Level Converting Flip Flops With Symmetry in Setup Times and Insensitivity to Output Parasitics
    Chiou, L. Y. ; Luo, S. C.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-11-01), Heft 11, S. 1659-1663
    Online academicJournal
    Zugriff:
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    Clock Buffer Polarity Assignment for Power Noise Reduction
    Samanta, R. ; Venkataraman, G. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-06-01), Heft 6, S. 770-780
    Online academicJournal
    Zugriff:
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  10. Detailansicht für Treffer 10 öffnen
    Low-Leakage Storage Cells for Ternary Content Addressable Memories
    Mohan, N. ; Sachdev, M.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-05-01), Heft 5, S. 604-612
    Online academicJournal
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    Volltext
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  11. Detailansicht für Treffer 11 öffnen
    CMOS Driver-Receiver Pair for Low-Swing Signaling for Low Energy On-Chip Interconnects
    GarcÍa Montesdeoca, J. C. ; Montiel-Nelson, J. A. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-02-01), Heft 2, S. 311-316
    Online academicJournal
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  12. Detailansicht für Treffer 12 öffnen
    Design and Implementation of Active Decoupling Capacitor Circuits for Power Supply Regulation in Digital ICs
    Gu, J. ; Harjani, R. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-02-01), Heft 2, S. 292-301
    Online academicJournal
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  13. Detailansicht für Treffer 13 öffnen
    Modeling, Analysis, and Application of Leakage Induced Damping Effect for Power Supply Integrity
    Gu, J. ; Keane, J. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009), Heft 1, S. 128-136
    Online academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    Design and Synthesis of Pareto Buffers Offering Large Range Runtime Energy/Delay Tradeoffs Via Combined Buffer Size and Supply Voltage Tuning
    Wang, H. ; Miranda, M. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009), Heft 1, S. 117-127
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  15. Detailansicht für Treffer 15 öffnen
    Circuits and architectures for field programmable gate array with configurable supply voltage
    Lin, Y. ; Li, Fei ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 13 (2005-09-01), Heft 9, S. 1035-1047
    Online academicJournal
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  16. Detailansicht für Treffer 16 öffnen
    Level-shifter free design of low power dual supply voltage CMOS circuits using dual threshold voltages
    Diril, A.U. ; Dhillon, Y.S. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 13 (2005-09-01), Heft 9, S. 1103-1107
    Online academicJournal
    Zugriff:
    Volltext
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