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    Exploring Winograd Convolution for Cost-Effective Neural Network Fault Tolerance
    Xue, X. ; Liu, C. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 31 (2023-11-01), Heft 11, S. 1763-1773
    Online academicJournal
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    Reliability-Aware Test Methodology for Detecting Short-Channel Faults in On-Chip Networks
    Bhowmik, B. ; Biswas, S. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 26 (2018-06-01), Heft 6, S. 1026-1039
    Online academicJournal
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    Two-Extra-Column Trellis Min–Max Decoder Architecture for Nonbinary LDPC Codes
    Thi, H.P. ; Lee, H.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017-05-01), Heft 5, S. 1787-1791
    Online academicJournal
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    Volltext
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    Design of a Network of Digital Sensor Macros for Extracting Power Supply Noise Profile in SoCs
    Sadi, M. ; Tehranipoor, M.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-05-01), Heft 5, S. 1702-1714
    Online academicJournal
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    Crosstalk-Aware Channel Coding Schemes for Energy Efficient and Reliable NOC Interconnects
    Ganguly, A. ; Pande, P. P. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-11-01), Heft 11, S. 1626-1639
    Online academicJournal
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    Exploiting Memory Soft Redundancy for Joint Improvement of Error Tolerance and Access Efficiency
    Wang, S. ; Wang, L.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-08-01), Heft 8, S. 973-982
    Online academicJournal
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    On the Exploitation of Narrow-Width Values for Improving Register File Reliability
    Hu, J. ; Wang, S. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-07-01), Heft 7, S. 953-963
    Online academicJournal
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  8. Detailansicht für Treffer 8 öffnen
    Circuit-Level Design Approaches for Radiation-Hard Digital Electronics
    Garg, R. ; Jayakumar, N. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-06-01), Heft 6, S. 781-792
    Online academicJournal
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    Characterization of Single-Electron Tunneling Transistors for Designing Low-Power Embedded Systems
    Zhu, C. ; Gu, Z. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-05-01), Heft 5, S. 646-659
    Online academicJournal
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    Analysis of Defect Tolerance in Molecular Crossbar Electronics
    Dai, J. ; Wang, L. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-04-01), Heft 4, S. 529-540
    Online academicJournal
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  11. Detailansicht für Treffer 11 öffnen
    Simplified Trellis Min–Max Decoder Architecture for Nonbinary Low-Density Parity-Check Codes
    Lacruz, J.O. ; Garcia-Herrero, F. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 23 (2015-09-01), Heft 9, S. 1783-1783
    Online academicJournal
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  12. Detailansicht für Treffer 12 öffnen
    TM-RF: Aging-Aware Power-Efficient Register File Design for Modern Microprocessors
    Gong, N. ; Wang, J. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 23 (2015-07-01), Heft 7, S. 1196-1196
    Online academicJournal
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    Reasoning and Learning-Based Dynamic Codec Reconfiguration for Varying Processing Requirements in Network-on-Chip
    Shen, J. ; Hsiung, P.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 22 (2014-08-01), Heft 8, S. 1777-1777
    Online academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    Design and Evaluation of Confidence-Driven Error-Resilient Systems
    Chen, C. ; Blaauw, D. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 22 (2014-08-01), Heft 8, S. 1727-1727
    Online academicJournal
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  15. Detailansicht für Treffer 15 öffnen
    Design and Optimization of Nonvolatile Multibit 1T1R Resistive RAM
    Zangeneh, M. ; Joshi, A.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 22 (2014-08-01), Heft 8, S. 1815-1815
    Online academicJournal
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  16. Detailansicht für Treffer 16 öffnen
    Backend Dielectric Reliability Full Chip Simulator
    Bashir, M.M. ; Chen, C. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 22 (2014-08-01), Heft 8, S. 1750-1750
    Online academicJournal
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  17. Detailansicht für Treffer 17 öffnen
    Reliability-Aware Design Flow for Silicon Photonics On-Chip Interconnect
    Mohamed, M. ; Li, Z. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 22 (2014-08-01), Heft 8, S. 1763-1763
    Online academicJournal
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