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    PPOM: An Effective Post-Global Placement Optimization Methodology for Better Wirelength and Routability
    Lin, J. ; Zane, L. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 30 (2022-11-01), Heft 11, S. 1783-1793
    Online academicJournal
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    Runtime Leakage Minimization Through Probability-Aware Optimization
    Lee, D. ; Blaauw, D. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 14 (2006-10-01), Heft 10, S. 1075-1088
    Online academicJournal
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    Quasi-Static Assignment of Voltages and Optional Cycles in Imprecise-Computation Systems With Energy Considerations
    Cortes, L.A. ; Eles, P. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 14 (2006-10-01), Heft 10, S. 1117-1129
    Online academicJournal
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    Volltext
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    Mapping Data-Parallel Tasks Onto Partially Reconfigurable Hybrid Processor Architectures
    Vikram, K. N. ; Vasudevan, V.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 14 (2006-09-01), Heft 9, S. 1010-1023
    Online academicJournal
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    Hybrid-Scheduling for Reduced Energy Consumption in High-Performance Processors
    Valluri, M. ; John, L. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 14 (2006-09-01), Heft 9, S. 1039-1043
    Online academicJournal
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    Fast and Effective Placement Refinement for Routability
    Zhang, Y. ; Chu, C.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 21 (2013-09-01), Heft 9, S. 1751-1756
    Online academicJournal
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    On Test Compaction of Broadside and Skewed-Load Test Cubes
    Pomeranz, I.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 21 (2013-09-01), Heft 9, S. 1705-1714
    Online academicJournal
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    Design and Implementation of an On-Chip Permutation Network for Multiprocessor System-On-Chip
    Pham, P. H. ; Song, J. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 21 (2013), Heft 1, S. 173-177
    Online academicJournal
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    Internal and External Bitstream Relocation for Partial Dynamic Reconfiguration
    Corbetta, S. ; Morandi, M. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-11-01), Heft 11, S. 1650-1654
    Online academicJournal
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  10. Detailansicht für Treffer 10 öffnen
    Partially Protected Caches to Reduce Failures Due to Soft Errors in Multimedia Applications
    Lee, K. ; Shrivastava, A. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-09-01), Heft 9, S. 1343-1347
    Online academicJournal
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  11. Detailansicht für Treffer 11 öffnen
    Exploiting Memory Soft Redundancy for Joint Improvement of Error Tolerance and Access Efficiency
    Wang, S. ; Wang, L.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-08-01), Heft 8, S. 973-982
    Online academicJournal
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  12. Detailansicht für Treffer 12 öffnen
    Predictive-Flow-Queue-Based Energy Optimization for Gigabit Ethernet Controllers
    Jung, H. ; Hwang, A. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-08-01), Heft 8, S. 1113-1126
    Online academicJournal
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  13. Detailansicht für Treffer 13 öffnen
    Simple and Accurate Models for Capacitance Considering Floating Metal Fill Insertion
    Kim, Y. ; Petranovic, D. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-08-01), Heft 8, S. 1166-1170
    Online academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    History Index of Correct Computation for Fault-Tolerant Nano-Computing
    Dotan, Y. ; Levison, N. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-07-01), Heft 7, S. 943-952
    Online academicJournal
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    Total Power Modeling in FPGAs Under Spatial Correlation
    Hassan, H. A. ; Anis, M. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-04-01), Heft 4, S. 578-582
    Online academicJournal
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  16. Detailansicht für Treffer 16 öffnen
    Design and Management of Voltage-Frequency Island Partitioned Networks-on-Chip
    Ogras, U. Y. ; Marculescu, R. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-03-01), Heft 3, S. 330-341
    Online academicJournal
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  17. Detailansicht für Treffer 17 öffnen
    Exploiting Application Data-Parallelism on Dynamically Reconfigurable Architectures: Placement and Architectural Considerations
    Banerjee, S. ; Bozorgzadeh, E. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-02-01), Heft 2, S. 234-247
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  18. Detailansicht für Treffer 18 öffnen
    Design and Synthesis of Pareto Buffers Offering Large Range Runtime Energy/Delay Tradeoffs Via Combined Buffer Size and Supply Voltage Tuning
    Wang, H. ; Miranda, M. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009), Heft 1, S. 117-127
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  19. Detailansicht für Treffer 19 öffnen
    Fast Configurable-Cache Tuning With a Unified Second-Level Cache
    Gordon-Ross, A. ; Vahid, F. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009), Heft 1, S. 80-91
    Online academicJournal
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    Efficient Resource Utilization for an Extensible Processor Through Dynamic Instruction Set Adaptation
    Bauer, L. ; Shafique, M. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 16 (2008-10-01), Heft 10, S. 1295-1308
    Online academicJournal
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