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    New Strained Lateral MOSFET With Ultralow On-Resistance by Surrounded Stress Dielectric Layer
    Li, M. ; Duan, B. ; et al.
    In: IEEE Electron Device Letters, Jg. 43 (2022-04-01), Heft 4, S. 525-528
    Online academicJournal
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    Performance and layout effects of SiGe channel in 14nm UTBB FDSOI: SiGe-first vs. SiGe-last integration
    Berthelon, R. ; Andrieu, F. ; et al.
    In: 2016 46th European Solid-State Device Research Conference (ESSDERC), 2016-09-01, S. 127-130
    Online Konferenz
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    Simulation of the bias stress-induced hump, observed in the transfer characteristic of Amorphous Oxide Thin-Film Transistors
    Estrada, M. ; Cerdeira, A. ; et al.
    In: 2012 8th International Caribbean Conference on Devices, Circuits and Systems (ICCDCS), 2012-03-01, S. 1-4
    Online Konferenz
    Zugriff:
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  4. Detailansicht für Treffer 4 öffnen
    A novel dual isolation scheme for stress and back-bias maximum efficiency in FDSOI Technology
    Berthelon, R. ; Andrieu, F. ; et al.
    In: 2016 IEEE International Electron Devices Meeting (IEDM), 2016-12-01, S. 1
    Online Konferenz
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    Stress Liner Effects for 32-nm SOI MOSFETs With HKMG
    Cai, M. ; Ramani, K. ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 57 (2010-07-01), Heft 7, S. 1706-1709
    Online academicJournal
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    Three-dimensional stress engineering in FinFETs for mobility/on-current enhancement and gate current reduction
    Saitoh, Masumi ; Kaneko, Akio ; et al.
    In: 2008 Symposium on VLSI Technology, 2008-06-01, S. 18
    Online Konferenz
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    Channel-stress study on gate-size effects for damascene-Gate pMOSFETs with top-cut compressive stress liner and eSiGe
    Mayuzumi, S. ; Yamakawa, S. ; et al.
    In: 2008 Symposium on VLSI Technology, 2008-06-01, S. 126
    Online Konferenz
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    High-mobility Si1−xGex-channel PFETs: Layout dependence and enhanced scalability, demonstrating 90% performance boost at narrow widths
    Eneman, G. ; Yamaguchi, S. ; et al.
    In: 2010 Symposium on VLSI Technology, 2010-06-01, S. 41-42
    Online Konferenz
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    20nm gate length trigate pFETs on strained SGOI for high performance CMOS
    Hutin, L. ; Casse, M. ; et al.
    In: 2010 Symposium on VLSI Technology, 2010-06-01, S. 37-38
    Online Konferenz
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  10. Detailansicht für Treffer 10 öffnen
    Short-channel performance and mobility analysis of - and -oriented tri-gate nanowire MOSFETs with raised source/drain extensions
    Saitoh, M. ; Nakabayashi, Y. ; et al.
    In: 2010 Symposium on VLSI Technology, 2010-06-01, S. 169-170
    Online Konferenz
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  11. Detailansicht für Treffer 11 öffnen
    Mechanical simulation of stress engineering solutions in highly strained p-type FDSOI MOSFETs for 14-nm node and beyond
    Oudrhiri, A. Idrissi-El ; Martinie, S. ; et al.
    In: 2015 International Conference on Simulation of Semiconductor Processes and Devices (SISPAD), 2015-09-01, S. 206-209
    Online Konferenz
    Zugriff:
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  12. Detailansicht für Treffer 12 öffnen
    New insights on strained SiGe channels pFET NBTI reliability
    Ndiaye, C. ; Biavaix, A. ; et al.
    In: 2017 IEEE International Reliability Physics Symposium (IRPS), 2017-04-01, S. 1
    Online Konferenz
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    Volltext
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